时钟晶振终端技术和布局考虑因素

来源：金洛鑫浏览：- 发布日期：2018-09-30 11:10:28【大中小】

分享到：

如今的科技产品正在日新月异的变化着，不变的是内部仍需要基准时钟设置系统，32.768K晶体就是提供时钟信号，让时钟系统工作的时钟晶振。它的常用封装尺寸有7015mm、8038mm、5018mm、4115mm、3215mm、2012mm等，基本上都比较小，但是精度大多数都可以达到±5ppm和±10ppm，常规的仍然是±20ppm。如果你在选型上犯了难，那么可以优先考虑日本爱普生晶振，KDS晶振，精工晶振，西铁城晶振这些品牌，在时钟晶振领域属于比较高端的国际大品牌。

在当今的高性能系统中，需要一个出色的时钟源晶振。需要分发这个随着速度和性能的提高，驱动多个设备的时钟源变得越来越困难专用集成电路（ASIC）实现了更高的限制。部署的频率更高由于相关的快速边沿速率，系统导致长PCB迹线表现得像传输线。维持一个平衡的系统需要适当的终止技术来实现跟踪路由应用。本应用笔记将重点介绍推荐的终止技术;评论输出负载并提供一些布局指南供设计人员考虑。

通常，大多数时钟源石英晶振具有低阻抗输出。当这些设备用于驱动负载时在阻抗大的情况下，存在阻抗不匹配。根据应用条件而定阻抗不匹配会导致负载产生电压反射，从而在时钟中产生步进波形，振铃以及过冲和下冲。这可能会导致系统性能下降降低负载处的时钟信号，错误地计时数据并产生更高的系统噪声。

为了减少电压反射，需要正确终止信号迹线。该设计适当终止的考虑因素可以用两个陈述来概括：

1、使负载阻抗与线路阻抗相匹配

2、使源阻抗与线路阻抗匹配

对于大多数设计，第一个声明是首选方法，因为它消除了行进的反射回到时钟源。这样可以减少噪音，电磁干扰（EMI）和无线电频率干扰（RFI）。下图显示了阻抗不匹配对时钟源石英晶体的影响频率。

适当的阻抗匹配

时钟晶振终端技术和布局考虑因素

阻抗不匹配

常用终止技术

如上所述，为了减少电压反射，必须正确地终止迹线。该传输线的四种基本端接技术是串联，并联，戴维宁和AC。

系列终止

串联终端消除了时钟源的反射，有助于保持音叉晶振信号质量。这是最好的适用于驱动少量负载的TTL器件，因为时钟输出阻抗小于传输线特性阻抗。图1显示了一系列终端。电阻是放置在尽可能靠近时钟源的位置。R的典型设计值为10Ω至75Ω。

R的值可以大于阻抗差，以便产生略微过阻尼条件并仍然消除时钟源的反射。系列终端的主要优点是：

1.简单，只需要一个电阻器

2.功耗很低

3.驱动高容性负载时提供电流限制;这也可以改善抖动通过减少地面反弹来提高性能

系列终止的主要缺点是：

增加负载信号的上升和下降时间;在某些高速行驶中，这可能是不可接受的

应用

1.无法驱动多个负载

2.平行和戴维宁终结

接下来的三种石英晶体谐振器终端技术可以提供更清晰的时钟信号并消除反射加载结束。这些终端应尽可能靠近负载放置。图2描绘了并行终端。并行终端消耗最多电源，不建议用于低功率应用。它也可能改变占空比，因为下降沿将比上升沿更快。它比系列终端有一个优势上升和下降时间的延迟大约是一半。

如图3所示，戴维宁终端将比并行终端消耗更少的功率常用于差分晶振PECL应用的50Ω线路匹配至关重要。R的总值等于传输线的特征阻抗。如果需要过阻尼状态，则为总值R的值可以略小于特征阻抗。戴维宁的主要缺点终端是每线需要两个电阻器，并且需要两个电源电压在终止附近可用。不建议将此端接用于TTL或CMOS电路。

时钟晶振终端技术和布局考虑因素

AC终止

如图4所示，AC端接在并联支路中增加了一个串联电容。电容器增加了加载到时钟源贴片晶振并由于RC时间常数而延迟，但消耗很少或没有功率在稳态条件下。通常不建议使用此终止，因为它会降低终止时钟信号通过加入传播延迟时间。为了保持有效的终止CL的值不应小于50pF。较大的CL值将允许时钟的快速转换边缘，但随着电容器值的增加，更高的电流水平将通过，从而导致功率增加耗散。选择大于走线阻抗的RL值以考虑输入泄漏

深圳市金洛鑫电子成立将近20年，在内地拥有一家大型的生产基地和产品研发中心，专业开发和制造晶振，雾化片，声表面滤波器等频率控制元器件，始终不忘实心，诚信经营，致力于成为国内用户最值得信任的晶振厂家。所有石英水晶组件均在无尘化的车间内生产，工厂人员统一的着装要求，严格规格每一位员工的工作任务，从源头切断不良品的产生，提供国内最高品质，性价比最高的晶振产品。

下一篇：Crystek Crystal袖珍信号源上一篇：工程们看完都说从未真正了解过石英晶振

您好，欢迎踏入金洛鑫电子有限公司

金洛鑫电子

时钟晶振终端技术和布局考虑因素

“推荐阅读”

相关技术支持

最新资讯文章