如何为您的时序应用选择正确的PLL振荡器

如何为您的时序应用选择正确的PLL振荡器
十多年前,频率控制行业推出了基于锁相环(PLL)的振荡器,这一创新开创了传统晶体振荡器(XO)以前无法提供的几项功能.利用内部时钟频率合成器IC技术,可以对基于PLL的XO进行编程,以支持各种频率.这一突破消除了切割和加工石英以使其在特定频率下共振所需的材料加工步骤.这一创新还使得基于PLL的XO可以进行频率编程,并在极短的交付时间内交付给客户.鉴于传统振荡器的交付周期可能接近14周或更长,许多硬件设计人员由于可编程振荡器具有显著的提前期优势,他们争相利用可编程振荡器.不幸的是,出现了重大问题.一些从使用传统XO迁移到使用基于PLL的XO的设计遇到了抖动相关的问题,导致了应用相关的故障,从通信链路中过高的误码率到不可操作的SOC和处理器.这些这些问题迫使许多IC供应商规定,基于PLL的振荡器不能与其器件结合使用.这种变化使得硬件设计人员很难利用基于PLL的振荡器提供的频率灵活性和短超前优势.

抖动产生在级联PLL应用中,如FPGA和PHY时钟,XO参考时钟抖动与FPGA/PHY的内部PLL抖动混合.从低抖动XO参考开始(例如<<1psRMS相位抖动)最大限度地提高了FPGA/PHY内部PLL所能产生的容许抖动量,从而最大限度地提高了整体设计的裕量.抖动峰化当第一级和第二级PLL的环路带宽相同时,级联PLL存在抖动峰化导致抖动过大的风险.通过使用内部PLL带宽相对较低的基于PLL的振荡器,可以轻松降低这种风险.PLL应具有良好的阻尼,以确保峰化小于1%(小于0.1dB).普通SoC/FPGA中第二级PLL的带宽通常为>1兆赫.使用具有低抖动峰化和低得多的内部带宽的基于PLL的振荡器,可确保其峰化不会与下游PLL的带宽重叠.这种架构使第二级PLL能够轻松跟踪第一级PLL的变化,同时保持可接受的环路稳定性和相位裕量.
相位噪声您如何知道基于PLL的振荡器是否适合您的应用？使用示波器可以很容易地观察到振荡器的周期抖动.振荡器相位噪声可以用频谱分析仪测量.如果您没有频谱分析仪,请联系您的频率控制供应商进行相位噪声测量.利用应用所需的相关抖动积分带宽,可以直接从相位噪声图计算相位抖动.相位噪声图还显示了参考时钟的杂散性能.可以轻松测量杂散对相位抖动的影响,以确保满足应用要求.相位噪声图还会显示内部PLL的任何峰化效应.过阻尼PLL将呈现低峰值.选择振荡器时,一个重要的考虑因素是电源噪声滤波.内置电源电压调节功能的振荡器提供噪声抑制,确保器件在受到系统级噪声影响时不会违反其规定的抖动规格,从而实现更具弹性的工作.

认证与质量标准
基础认证:RoHS(环保),REACH(有害物质管控)
行业认证:工业级需符合IEC60068可靠性标准,车规需AEC-Q200认证,医疗设备需ISO13485认证
生产标准:选择通过ISO9001质量管理体系认证的厂商,确保批量生产的一致性
从选型需求到落地
定义需求边界:明确应用场景(消费/工业/汽车),目标频率,温度范围,功耗上限,
筛选核心参数:按"频率精度,相位噪声/抖动,接口类型,封装"的优先级,初步筛选型号
验证兼容性:确认供电电压,参考时钟,后级芯片接口是否匹配,避免电路设计冲突
评估可靠性:检查是否符合行业认证(如AEC-Q200),抗振动/冲击性能是否满足环境需求
优化成本与灵活性:若需后期调试,选择可编程型号,若空间有限,优先小封装

技术支持确认:选择能提供选型指导,样品测试支持的厂商,降低集成风险

如何为您的时序应用选择正确的PLL振荡器

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